7月3日，华为公司董事、半导体业务部总裁何庭波在中国科学院科技论文预发布平台ChinaXiv上更新了韬（τ）定律论文，发布了V2版本。这距她5月25日在上海举办的2026国际电路与系统研讨会上首次发表韬定律，过去了39天。 韬定律提出以“时间缩微”替代“几何缩微”作为半导体演进的指导原则。 传统的芯片性能提升依赖把晶体管做得更小，韬定律的路径是通过逻辑折叠（将芯片电路从单层平面设计改为纵向多层堆叠）等技术，压缩信号在芯片各层级中的传播时间来提升性能。华为在过去六年中基于这一路径设计并量产了381款芯片，覆盖手机、AI、汽车、工业等领域。 5月发布的V1论文阐述了韬定律的理论框架。而最新公布的V2版本补充了三类内容：麒麟2026芯片与上一代产品在等性能条件下的实测功耗和电压数据、逻辑折叠的关键工艺参数，以及未来四代麒麟处理器和昇腾AI芯片的具体性能目标。 芯片说ICTIME首席分析师林美炳在接受经济观察报记者采访时表示，韬定律是对当前半导体技术演进的重新阐释，即使没有外部制裁限制，华为也会走这个方向，“韬定律可以说是被更快逼出来的新思路”。 01 麒麟2027已完成流片 何庭波在V2版本论文中首次公开了麒麟2026与上一代麒麟9030 Pro在等性能条件下的实测对比。 两颗芯片采用同一个制程节点，9030 Pro使用传统平面架构，麒麟2026使用逻辑折叠架构。所谓等性能对比，是指把麒麟2026的工作电压主动降低，让它在更低功耗下达到与9030 Pro相同的运行性能，以此衡量逻辑折叠带来的效率提升。 在25摄氏度环境下，麒麟2026的工作电压从9030 Pro的1.1伏降至0.9伏，功耗下降41%，芯片面积缩小37.5%，功率密度下降5.6%。这些性能差异来自架构的改变，没有使用新的光刻工艺。 何庭波在接受媒体采访时介绍，麒麟2026是第一个完整的“韬芯片”，相比2025年的提升是“跳跃性”的。她在论文中说明，当前方案仍然保守：混合键合间距（两片晶圆纵向连接时，对齐触点之间的距离）为1.5微米，折叠只应用于部分关键路径，没有覆盖整颗芯片。 换句话说，目前的实测数据可能还没有反映逻辑折叠的全部潜力。 何庭波在V2版本中新增了对逻辑折叠工艺条件的详细论证，V1版本对此只有一句话带过。其中一个关键参数叫齿比（Gear Ratio），指混合键合连接间距与芯片顶层金属线路间距的比值。 齿比高意味着上下两片晶圆之间的连接点很稀疏，设计师只能在整块功能模块的层面决定哪些电路放上层、哪些放下层，优化的颗粒度很粗。 何庭波在论文中提出，齿比降到3以下时，设计可以在更小的电路单元层面做跨层优化；齿比接近1时，两片晶圆之间的连接密度与芯片内部的线路密度基本持平，上下两层对设计师来说就像同一片晶圆上的两个金属层一样，逻辑折叠的架构优势才能充分发挥。 当前麒麟2026的混合键合间距为1.5微米。她在论文中设定的目标是把齿比进一步逼近1，未来键合间距将缩小至1微米以下，套刻精度（上下两层晶圆对齐的偏差）控制在0.5微米以内。 关于3D堆叠的具体技术路线，论文指出华为选择的是晶圆对晶圆混合键合，而非顺序三维集成（在同一片晶圆上逐层制造器件）。 顺序三维集成在理论上能做到更细的颗粒度，但制造过程中下层器件容易因高温限制出现性能退化，目前仍面临量产上的工艺瓶颈。 何庭波在论文中还首次披露了多代麒麟芯片的研发状态。 麒麟2026和麒麟2027已完成流片（指芯片制造出样品，进入验证阶段），麒麟2028和麒麟2029处于流片前。四代产品全部采用逻辑折叠架构。过去三年，麒麟系列采用传统平面架构，CPU性能核心主频从2023年Kirin 9000S的2.6GHz，到2024年Kirin 9020的2.65GHz，再到2025年Kirin 9030 Pro的2.75GHz，三年累计提升不到6%。 从麒麟2026开始转向逻辑折叠后，主频在今年直接升至3.1GHz，单代涨幅超过12%。此前V1的路线图止于2029年，目标4GHz。V2延伸至2031年：2030年晶体管密度目标292 MTr/mm²（每平方毫米2.92亿颗），主频4.3GHz；2031年目标密度突破400 MTr/mm²，主频5GHz。 何庭波曾在5月的演讲中提到，400 MTr/mm²的密度水平将达到1.4纳米制程的同等水平。 何庭波在接受媒体采访时还谈到对未来的判断：“未来5年到10年，我们有信心在'韬定律'下稳步前进。这个'加速度'可以跟另外一条路径相比，不会越来越远，只会越来越好。“她在论文中也说明，韬定律并非放弃先进制程，而是在现有制程节点固定的条件下，通过系统性的时间优化持续提升性能。 麒麟2026和2027都已完成流片，意味着2026年秋季和2027年的产品节奏基本锁定，不确定性主要集中在2028年之后。 在AI系统层面，何庭波在V2中首次说明了三项技术如何配合，V1对三者的介绍则是各自独立的。 Unified Bus（统一总线）用单一协议替代传统AI集群中PCIe、NVLink、以太网等多种通信协议之间的反复转换。每一次协议转换都会带来额外的数据缓冲、序列化处理和握手确认，Unified Bus把这些中间环节去掉，将跨节点的通信延迟从数十微秒压缩到约100纳秒。 华为内部将达到这一延迟水平的集群称为“System-as-One-Chip”（系统即芯片），意思是整个机柜在通信层面的表现接近一颗单独的芯片。 Hi-ONE（近封装光互连引擎，全称High-density Optical-interconnect-Node Engine）用光信号替代铜线传输数据，单模块带宽8 Tb/s，传输距离从不到1米扩展到100米。 在当前AI芯片的互连带宽要求已经达到数Tb/s量级的情况下，铜线连接在距离、功耗和布线体积上都逼近极限，光互连是解决这一问题的主要方向。 3D Folding解决的是一个封装层面的结构性矛盾。在传统2.5D封装中，芯片的计算能力随面积按平方增长，但内存带宽、互连和供电排列在芯片边缘，只能按边长线性增长。 芯片做得越大，边缘排列的资源就越跟不上中心区域的计算需求。3D Folding的做法是把这些资源从边缘搬到芯片表面，使其也能按面积增长。昇腾AI芯片预计2030年前后引入逻辑折叠，论文预计到2035年AI硬件集成度较2026年提升100倍以上。 02 领先两到三年的窗口期 华为要兑现论文中列出的性能目标，需要在封装和散热两个方向上持续突破。 记者在采访过程中了解到，逻辑折叠的3D封装目前主要由国内封装企业完成。 具体工艺是将芯片衬底磨除，只保留最薄的有源层和铜互连结构，然后让两片晶圆的铜连接点直接对齐键合，在300到350摄氏度的温度下完成连接，不使用传统的焊料凸点。这种铜对铜直接键合的方式寄生电阻更低、信号延迟更小。 每多堆叠一层晶圆，就要多做一轮完整的光刻、薄膜沉积和化学机械拋光流程，设备和材料用量接近翻倍。 散热是制约3D折叠封装量产的另一个核心难题。芯片堆叠层数增加后，单位体积内的功率密度大幅上升，传统的被动散热方案（依靠金属导热材料将热量传导到芯片表面，再由散热器散出）只能支撑每平方厘米约100瓦的功率密度。 3D折叠封装至少把两层高功耗电路叠在一起，如果散热跟不上，芯片的频率和功耗都会被压制，论文中的性能提升就无法在产品中兑现。 华为目前的方案是在封装的上下两层覆盖CVD（化学气相沉积）金刚石散热层，中间开设微米级的液冷通道，注入氟化液。液冷在封装内部层与层之间纵向流动，到达顶层金刚石板后转为横向流动，通过更大的接触面积将热量散出。这套方案能支撑每平方厘米约300瓦的功率密度，约为传统被动散热方案的三倍。 华南一家大型券商的半导体分析师告诉经济观察报记者，台积电也在研发金刚石加液冷的散热方案，但量产预计在2028到2029年。华为在散热和折叠封装设计上领先约2到3年。 不过台积电在CoWoS（台积电的2.5D先进封装技术）的产能和产业生态上仍然更强，目前在全球先进封装市场的份额超过八成，一旦台积电在散热方案上完成追赶，凭借其产能规模和客户生态，竞争格局还会发生变化。 林美炳认为，韬定律不会改变其他厂商的技术路线选择。台积电、英特尔也都在各自的方向上探索3D堆叠和先进封装，韬定律是对当前各种技术路径的总结和阐释。 他认为，何庭波给出的2031年达到1.4纳米等效水平的目标偏保守。华为从2021年开始在逻辑折叠方向上投入，六年间做过的流片试验远不止381款，大量芯片在验证过程中被淘汰。 国内从代工、封装、材料到测试的产业链都已跟进，实际进度可能提前1到2年。目前制约进度的因素中，EDA（电子设计自动化，芯片设计所需的核心软件工具）仍是最大瓶颈。 逻辑折叠要求设计工具把多层堆叠的晶圆当作一个整体来处理，在最小的电路单元层级上做跨层分配，国产EDA与海外的差距约在5到10年。何庭波在论文中也把EDA列为排在首位的未解决挑战，并表示华为已开发初步的内部工具，方法论细节将在后续公开。 林美炳表示，韬定律已被大量产品验证，可行性不需要怀疑。他更关注的是，在韬定律的路径下，华为的芯片性能能否弥补国内晶圆代工的不足，甚至超过台积电、三星的代工水平。 本文来自微信公众号“经济观察报”，作者：郑晨烨，36氪经授权发布。